seveibar/am3352-ram-dogbone-and-single-layer-route-test

AM3352BZCZ100 processor connected to a W631GG6MB-12 DDR3 memory chip through a routed, length-matched 16-bit DDR interface with clock/data-strobe pairs and control/address signals.

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0.0.9
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design/am3352-ballmap.json

{
  "A18": "VSS",
  "B18": "EXTINTn",
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  "D18": "UART1_CTSn",
  "E18": "UART0_CTSn",
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  "D1": "DDR_CKn",
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  "L14": "VDDSHV5",
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  "L6": "VDD_CORE",
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  "H5": "VDDS_DDR",
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  "N10": "VSS",
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  "R10": "VDDS_PLL_CORE_LCD",
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  "N8": "VDD_CORE",
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  "N7": "VSS",
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  "R7": "GPMC_ADVn_ALE",
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  "N6": "VDDS",
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  "T6": "GPMC_BEn0_CLE",
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  "P5": "VDDSHV6",
  "R5": "LCD_HSYNC",
  "T5": "LCD_DATA15",
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  "T3": "LCD_DATA6",
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  "V3": "LCD_DATA13",
  "N2": "DDR_D3",
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  "R2": "LCD_DATA1",
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  "N1": "DDR_D2",
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  "R1": "LCD_DATA0",
  "T1": "LCD_DATA4",
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}